1樓：胖大熙
verilog裡面** 表示這是多少次冪。
verilog裡面的算術：
1.加（+）：2個運算元相加
2.減（-）：2個運算元相減或取1個運算元的負數（二進位制補碼錶示）3.乘（*）：2個運算元相乘
4.除（/）：2個運算元相除
5.求冪（**）}}：2個運算元求冪，前一個運算元為底數，後一個運算元為指數
在verilog中，可以宣告兩種不同的過程：always過程和initial過程。過程可以是包含時序的過程描述，而不包含時序的過程還可以表達組合邏輯。
always過程從關鍵字always開始，可以連續多次執行，當過程的最後一行**執行完成後，再次從第一行**開始執行。如果沒有使用系統任務$finish，always過程將不斷迴圈執行。initial過程從關鍵字initial開始，它只能執行一次。
2樓：楊必宇
** 表示多少次冪。
module tester;
reg [1:0] select;
reg in0, in1, in2, in3;
wire out;
mux my_mux (out, select, in0, in1, in2, in3); //例項呼叫mux模組，這個例項被命名為my_mux
initial //需要**的激勵**
begin
*******
endendmodule
在這個測試平臺模組裡，設計人員可以設定**時的輸入訊號以及訊號監視程式，然後觀察**時的輸出情況是否符合要求，這樣就可以瞭解設計是否達到了預期。
3樓：匿名使用者
** 表示多少次冪。如m=4，則mem[0:2**m-1]為mem[0:16-1]。
在verilog hdl語言中，always @ （*） 是什麼意思？
4樓：匿名使用者
是的，這裡的*號代替了本always模組裡面所有的觸發訊號。
5樓：哈哈哈哈蝦
相當於while語句
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