1樓：匿名使用者
資料流風格：埠定義就不寫了 直接寫表示式assign sum = a+b；行為及：定義暫存器 reg sum always@（posedge clk）beginsum <= a+b；門級 and u1（sum，a，b）；
2樓：匿名使用者
這麼簡單網上到處都是
3樓：匿名使用者
module tb_pts;//測試檔案
// inputs
reg [7:0] para_in;
reg clock;
reg reset;
// outputs
wire ser_out;
// instantiate the unit under test (uut)
pts uut (
.para_in(para_in),
.clock(clock),
.reset(reset),
.ser_out(ser_out)
);initial begin
// initialize inputs
clock = 0;
reset = 0;
// wait 100 ns for global reset to finish
#100;
reset=1;
#300
$stop;
// add stimulus here
endinitial para_in = 8'b11110000;
always #10 clock=~clock;
endmodule
module pts(para_in,clock,reset,ser_out);//頂層檔案
input [7:0] para_in;
input reset,clock;
output ser_out;
reg ser_out;
reg [7:0] data;
always@(posedge clock or negedge reset) begin
if(!reset) begin
ser_out <= 1'b0;
data<=para_in;
endelse begin
data<= ;
ser_out <= data[7];
endend
endmodule
verilog hdl 的相關問題
4樓：匿名使用者
%是取模，就是餘數，/是算商數。
signed constant關鍵在於計算順序，和2補碼。舉例說第一個式子應該是
（-（4『d12））%3.= （-（4』b1100)）%3= 4'b100%3=1
第二個4』sd12=-4，-4『sd12=-（-4）=4第三個'sd12=32'd12,不寫位數認為是32bit。
5樓：匿名使用者
module traffic_lights u1(.on( ),
.off( ),
.red_tics( ),
.amber_tics( ),
.green_tics( ),
.clock (),
.red( ),
.amber( ),
.green( ));
在程式中呼叫的話，以上這塊要放到呼叫該程式的程式當中，然後再括號中寫入wire型中間量（用來連線呼叫，被呼叫模組的，參考一下「例化」），u1是可以為被呼叫的模組起的工程名，當用多個被呼叫的模組時必須起工程名，可以隨意起。
這個被呼叫的模組的輸入就是其他程式要給你的訊號。輸出就是其他程式要用的這個程式輸出訊號。
有點說不清，看看書上的例化吧，很簡單的。
6樓：怪味瓜
程式有很多註釋掉很多不該註釋的東西（介面基本都被註釋了），最主要的是#100 clock=0;#100 clock=1;這種語句在quartus下是不能被綜合的的，只能在modelsim下才能編譯通過。
verilog hdl設計中遇到的問題
7樓：溫文2爾雅
看來你寫的是時序邏輯，如果由x得到y，時序邏輯更本得不到你想要的結果。除非你把賦給x的值也同時賦給y。比如說你原來的**是
x <= a; //我假設a就是使得x發生變化的數y <= x;
改成x <= a;
y <= a;
這樣就可以同時得到不然是不會同時得到的。
如果換成阻塞賦值，就不會晚一拍，但是時序邏輯一般不建議使用阻塞賦值。用阻塞賦值：
x = a;
y = x;
這樣做就沒什麼意義了。或者可以寫成組合邏輯，組合邏輯可以使用阻塞賦值，這樣敏感列表裡就不能有時序的上升沿或者下降沿這樣的訊號了。
希望能幫到你，如果還有疑問，歡迎親追問。
8樓：
用時鐘對x再延長一個時鐘週期就行了
有關verilog hdl的問題
9樓：
假設你的clk訊號週期是1s，那麼產生的clk_500khz訊號週期是1000000s
但是它有一個非同步清零訊號 就是reset 。一旦reset為0，則clk_500khz訊號變為0。(程式的第二行)
後幾行就是用來產生週期為1000000s訊號的。
10樓：
就是做1000000倍的分頻
verilog hdl 基礎相關問題
11樓：匿名使用者
%是取模，就是餘數，/是算商數。
signed constant關鍵在於計算順序，和2補碼。舉例說第一個式子應該是
（-（4『d12））%3.= （-（4』b1100)）%3= 4'b100%3=1
第二個4』sd12=-4，-4『sd12=-（-4）=4第三個'sd12=32'd12,不寫位數認為是32bit。
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