verilog小程式求救
1樓：霜皛
always@（posedge clk）
beginsingnal => .
end在時序邏輯的賦值裡面必須用阻塞賦值。
而且乙個always塊操作乙個被賦值訊號！
修改前：always@(posedge clk)
beginif(aaa==0)
beginaaa=1;
show=0;
endelse
beginshow=show+1;
endend
修改後：/for reg aaa
always@(posedge clk)
beginif(aaa==0)
aaa《=1;
end//for reg show
always@(posedge clk) beginif(aaa==0)
show => 1'b0;
elsebegin
show=>show+1;
endend
請分清楚是同步reset還是非同步resetalways@(posedge rst)
beginaaa=0;
end你這種寫法會使編譯器發瘋的。
想一想：如果posedge rst &&aaa==0然後aaa的值是多少？？？
所以你應該這麼寫。
1.根據乙個always塊操作乙個被賦值訊號always@(posedge clk or posedge rst)
if(rst)
aaa => 1'b0;
elseif (.
.else.end最後一點，請把名字起得好一點 通俗一點。
別起什麼aaa的破名字！！
2樓：化樹歷幻露
else
ld=sw[7:4]+sw[3:0];此處else中s包括，11三種情況，因為btn為兩位二進位數。
verilog程式求助
3樓：網友
模組中的輸出在測試時應該是wire型作為輸出，不能賦值的。
verilog小程式
4樓：網友
else ld=sw[7:4]+sw[3:0];此處else中s包括，11三種情況，因為btn為兩位二進位數。
verilog程式
5樓：網友
主要是能不能綜合的問題，因為modelsim對大部分沒有語法問題的**都能編譯。但是quartus 2 則需要是可以綜合的。我以前做設計的時候，老師就讓我們從modelsim轉quartus 2.
因為可以綜合的**才是真正的硬體描述語言。
6樓：網友
很正常啊，編譯器不同的確會出現你的情況，因為他們的模型是不同的，而且quartus ii 是altra公司自己的編譯器，它會與它的產品（比如fpga等）相關，並不是所有verilog語句都能綜合的。
verilog 程式
7樓：網友
是的，順序執行。
不過，這是不可綜合的，一般寫在tb中。
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