1樓:褐雨黑桐
在頂層呼叫模組中的reg變數x,需要在頂層定義一個變數y是wire型來傳遞x變數的值,再把y給其他reg,或者直接用y
2樓:匿名使用者
把那個reg變數作為子模組輸出到頂層模組去就可以了
verilog中wire一般什麼時候應用?
3樓:光環國際
有幾種情況變數需要定義成wire:
第一:assign 語句
例如:reg a,b;
wire and_result;
...assign and_result =a&&b;
你可以試試把wire定義成reg。
綜合器會報錯。
第二:元件例化時候的輸出必須用wire
例如:wire dout;
ram u_ram
(....out(dout)
...);
wire按照國外教材上面的定義:
wire為無邏輯連線。只做連線,wire本身是不帶邏輯性的,所以輸入什麼輸出就是什麼。所以你嘗試著用always語句對wire變數賦值。綜合器就會報錯。
那麼你可能會問。assign c
=a&&b不是就是對wire的賦值嗎?其實並非如此。綜合器綜合時將a&&b綜合成ab經過一個與門。而c只是連線到與門輸出的線。正真綜合出與門的是&&。而不是c。
4樓:
wire就是導線啊. verilog中有顯性定義和隱性定義的區別. 好比protel裡畫電路, 有些導線上你標了d0, d1, ...
有些導線你沒標, 自動賦了n03781096, 不宣告不等於它不需要或不存在, 事實上大量存在. 在verilog裡面, 你可以用wire 宣告特定的導線名稱, 多用於testbench互聯(即無寄存的直連). 我以前用它(alias)做倒序轉化後賦值給一組reg, 可以精簡**.
5樓:手機使用者
要在always模組裡賦值,必須是暫存器變數。要用assign賦值,必須是wire型。output自動就是wire型。不知道說清楚了麼
6樓:手機使用者
輸出變數如果沒有特別宣告,預設是wire型;
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